module pipe0(in_pc_addr, out_insn, IM_addr, IM_data);
  input[15:0] in_pc_addr;
  output[15:0] out_insn;
  output[15:0] IM_addr;
  input[15:0] IM_data;

  // trivial stage!

  assign IM_addr = in_pc_addr;
  assign out_insn = IM_data;
  
endmodule